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Automated Design of Analog Circuits Using Reinforcement Learning

计算机科学 寄生提取 共栅 模拟电子学 电子工程 计算机工程 运算放大器 网络拓扑 计算机体系结构 电子线路 放大器 电气工程 工程类 带宽(计算) 计算机网络 操作系统
作者
Keertana Settaluri,Zhaokai Liu,Rishubh Khurana,Arash Mirhaj,Rajeev Jain,Borivoje Nikolić
出处
期刊:IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems [Institute of Electrical and Electronics Engineers]
卷期号:41 (9): 2794-2807 被引量:25
标识
DOI:10.1109/tcad.2021.3120547
摘要

Analog and mixed-signal (AMS) blocks are often a crucial and time-consuming part of System-on-Chip (SoC) design, primarily due to a manual circuit and layout iterations. Existing automated solutions for selecting circuit parameters for a given target specification are often not efficient, accurate, or reliable. In order for an automated sizing tool to be practical, we posit that it must: 1) return valid results for a large range of target specifications; 2) understand where and why it is unable to meet certain specifications; 3) consider true layout parasitic simulations for complete end-to-end design; and 4) be automated, allowing most of the design effort to fall on the tool. In this article, we address these critical points by establishing an automated reinforcement learning framework, AutoCkt, by 1) successfully deploying it on a complex two-stage transimpedance amplifier and two-stage folded cascode with biasing in the 16-nm FinFet technology; 2) implementing a new combined distribution deployment algorithm to improve efficiency; 3) analyzing in-depth the efficacy of the trained agent; and 4) demonstrating the functionality of this tool when considering a topology that is highly sensitive to layout parasitics. Our algorithm not only successfully reaches unique, valid, and practical performances, but also does so in state-of-the-art run time, up to 38X more efficient than prior work. In addition, our tool averages just four parasitic simulations obtained by using the Berkeley Analog Generator, to achieve a target specification post-layout for the folded cascode. AutoCkt successfully generates LVS-passed designs with validation in process corner variation results.
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