A new method for preventing CMOS latch-up

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作者
K.W. Terrill,P. F. Byrne,Hans Zappe,N.W. Cheung,C. Hu
出处
期刊:International Electron Devices Meeting 卷期号:: 406-409 被引量:13
标识
DOI:10.1109/iedm.1984.190736
摘要

We propose a near method for preventing CMOS latch-up. This method uses a high-energy (MeV), blanket (mask less), boron implant, which reduces the substrate resistance by creating a p-buried layer under the CMOS devices. Since this implant is performed after the n-well drive-in diffusion, the thickness of the lightly doped layer above the implant can be controlled better and scaled more easily. Furthermore, the p to p+ transition region is sharper and, therefore , the suppression of latch-up is more effective than the use of a p-type epilayer on a p+ substrate. Simulations confirm that the increase in holding and critical currents are due to a reduced substrate resistance.
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