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作者
Zhongkai Wang,Minsoo Choi,John Wright,Kyoungtae Lee,Zhaokai Liu,Bozhi Yin,Jaeduk Han,Sijun Du,Elad Alon
标识
DOI:10.1109/iscas48785.2022.9937615
摘要
We present a ring-oscillator-based sub-sampling phase-locked loop (PLL) using a generator-based design flow. A hybrid loop with a delta-sigma ($\Delta \Sigma$) modulator is applied to reduce the loop filter (LF) area and the control ripple. The generator automatically produces the ring oscillator and PLL to meet the provided specifications. The 10-GHz PLL instance implemented in 28-nm planar process achieves RMS jitter of}299.5 fs and power of 9.9 mW from a 1-V supply.
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