A 28-Gb/s Single-Ended PAM-4 Receiver With T-Coil-Integrated Continuous-Time Linear Equalizer in 40-nm CMOS Technology

CMOS芯片 串行解串 电子工程 线性 带宽(计算) 跨阻放大器 沉降时间 电气工程 逆变器 计算机科学 工程类 电压 电信 放大器 运算放大器 阶跃响应 控制工程
作者
Taeyang Sim,Sunoh Yeom,Hyunwoo Im,Youngmin Oh,Hyeongmin Seo,Hyeongjun Ko,Hankyu Chi,Hae-Kang Jung,Jaeduk Han
出处
期刊:IEEE Transactions on Circuits and Systems Ii-express Briefs [Institute of Electrical and Electronics Engineers]
卷期号:71 (3): 1012-1016
标识
DOI:10.1109/tcsii.2023.3324254
摘要

In this paper, a four-level pulse amplitude modulation (PAM-4) receiver for single-ended memory interfaces is presented. The frontend signaling path is optimized to maximize the receivers bandwidth in combination with a T-coil that mitigates the loading effect of the electrostatic discharge (ESD) protection cell. The following continuous-time linear equalizer (CTLE) employs an inverter-based TAS-transimpedance (TIA) stage in a subtraction configuration to compensate for the channel loss. The dual-path T-coil is optimally designed for the CTLE core based on the characteristics of the low and high-frequency signaling paths of the subtractive equalizer to maximize the bandwidth of the high-frequency path. The complementary transconductances with current biasing achieve high gain, wide linearity, and high power supply rejection ratio (PSRR). The output common-mode of the CTLE is balanced across the entire input range by adopting an auxiliary TAS and suppressing the gain mismatch. The proposed single-ended PAM-4 receiver is fabricated in a 40-nm CMOS technology and occupies 0.014 mm2. The design operates at 28-Gb/s with a 10-12 bit error rate (BER) and consumes 21.51 mW, which corresponds to 0.77-pJ/bit energy efficiency.
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