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A Three-Stage Comparator and Its Modified Version With Fast Speed and Low Kickback

比较器 NMOS逻辑 PMOS逻辑 比较器应用 阶段(地层学) CMOS芯片 噪音(视频) 电子工程 电压 电气工程 计算机科学 晶体管 工程类 人工智能 生物 图像(数学) 古生物学
作者
Haoyu Zhuang,Wenzhen Cao,Xizhu Peng,He Tang
出处
期刊:IEEE Transactions on Very Large Scale Integration Systems [Institute of Electrical and Electronics Engineers]
卷期号:29 (7): 1485-1489 被引量:17
标识
DOI:10.1109/tvlsi.2021.3077624
摘要

This brief presents a three-stage comparator and its modified version to improve the speed and reduce the kickback noise. Compared to the traditional two-stage comparators, the three-stage comparator in this work has an extra amplification stage, which enlarges the voltage gain and increases the speed. Unlike the traditional two-stage structure that uses pMOS input pair in the regeneration stage, the three-stage comparator makes it possible to use nMOS input pairs in both the regeneration stage and the amplification stage, further increasing the speed. Furthermore, in the proposed modified version of three-stage comparator, a CMOS input pair is adopted at the amplification stage. This greatly reduces the kickback noise by canceling out the nMOS kickback through the pMOS kickback. It also adds an extra signal path in the regeneration stage, which helps increase the speed further. For easy comparison, both the conventional two-stage and the proposed three-stage comparators are implemented in the same 130-nm CMOS process. Measured results show that the modified version of three-stage comparator improves the speed by 32%, and decreases the kickback noise by ten times. This improvement is not at the cost of increased input referred offset or noise.
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