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A 28-nm 75-fsrms Analog Fractional-$N$ Sampling PLL With a Highly Linear DTC Incorporating Background DTC Gain Calibration and Reference Clock Duty Cycle Correction
28纳米75-fsrms模拟分数-$N$采样PLL,具有高度线性的DTC叠加背景DTC Gain校准和参考时钟占空比纠正
相关领域
锁相环
抖动
相位噪声
算法
采样(信号处理)
线性
计算机科学
数学
物理
电子工程
电信
工程类
探测器
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期刊:IEEE Journal of Solid-State Circuits 作者:Wanghua Wu; Chih-Wei Yao; Kunal Godbole; Ronghua Ni; Pei-Yuan Chiang; et al 出版日期:2019-03-13 |
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