Module-level material engineering for continued DRAM scaling

德拉姆 电容器 缩放比例 晶体管 动态随机存取存储器 计算机科学 通用存储器 电子工程 电气工程 计算机硬件 材料科学 工程类 电压 内存管理 半导体存储器 数学 交错存储器 几何学
作者
Regina Freed
标识
DOI:10.1117/12.2591660
摘要

Memory-hungry applications in the current data-driven economy demands DRAM devices with higher bit densities at a low cost. This demand has driven DRAM manufacturers to find innovative methods to extend Moore's scaling and reduce the area required to store individual bits. A DRAM unit memory cell is based on a one transistor one capacitor (1T1C) design. To increase DRAM densities, both transistor and capacitor must scale. As the capacitor diameter shrinks with scaling, the ratio of its height to its diameter--its aspect ratio (AR)--climbs quickly. This higher AR results in the need to produce relatively deeper holes to fabricate capacitors, increasing the demands on etch and deposition processes. In this paper, we present a solution to capacitor scaling by co-optimization of the hardmask and etch. The co-optimization involved novel deposition and etch techniques to enable continued scaling while maintaining device performance. We also discuss novel metrology methods that enable us to test and optimize the unit processes as well as the module-level integrated sequence.

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