A 14-bit 4-MS/s VCO-Based SAR ADC With Deep Metastability Facilitated Mismatch Calibration

无杂散动态范围 比较器 校准 逐次逼近ADC 功勋 CMOS芯片 压控振荡器 电子工程 12位 噪音(视频) 动态范围 材料科学 计算机科学 物理 光电子学 电气工程 工程类 电压 人工智能 量子力学 图像(数学)
作者
Zheng Zhu,Xiong Zhou,Yuheng Du,Yao Feng,Qiang Li
出处
期刊:IEEE Journal of Solid-state Circuits [Institute of Electrical and Electronics Engineers]
卷期号:: 1-12 被引量:26
标识
DOI:10.1109/jssc.2019.2950188
摘要

This article presents a 14-bit 4-MS/s voltage-controlled oscillator (VCO)-based successive approximation register (SAR) analog-to-digital converter (ADC), where the metastability of the VCO-based comparator is exploited for the background calibration of mismatch errors. A closed-form behavioral analysis of VCO-based comparators has been studied in the presence of noise, showing that the metastability is of unique characteristics as compared to voltage-domain comparators, and the metastability can be evaluated quantitatively by observing the number of oscillation cycles. Deep metastability (DM) indicates a condition where the signal and noise are sufficiently small as compared to mismatch errors, based on which an analog background calibration technique is proposed. A decision stabilizer is employed to deal with the limit-cycle oscillations (LCOs). Fabricated in a 40-nm CMOS technology, the ADC prototype exhibits peak signal-to-noise-and-distortion ratio (SNDR) of 78.7 dB and >93-dB spurious-free dynamic range (SFDR) across nine samples. At 2 and 4 MS/s, the ADC, including calibration logic, consumes only 94 and 157 μW from a 1.1-V supply, achieving a peak Schreier figure of merit (FoM) of 179.0 and 177.7 dB, respectively.
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