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 Patterning optimization for single mask bit-line-periphery and storage-node-landing-pad DRAM layers using 0.33NA EUV lithography at the resolution limit 在分辨率极限下使用0.33 nA EUV光刻对单掩模位线外围和存储节点着陆焊盘DRAM层进行图案优化
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| 其它 |
期刊： 作者：Van Tuong Pham; Jeong-Hoon Lee; Kaushik Sah; Ying-Lin Chen; Seonggil Heo; et al 出版日期：2024-04-09 |
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