A 64-Gb/s 0.33-pJ/bit PAM4 Receiver Analog Front-End with a Single-Stage Triple-Peaking CTLE Achieving 22.5-dB Boost in 40-nm CMOS Process

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标题	A 64-Gb/s 0.33-pJ/bit PAM4 Receiver Analog Front-End with a Single-Stage Triple-Peaking CTLE Achieving 22.5-dB Boost in 40-nm CMOS Process 采用单级三峰CTLE的64 Gb/s 0.33 pJ/位PAM4接收器模拟前端，在40纳米CMOS工艺中实现22.5 dB的提升相关领域模拟前端视频阵列图形 CMOS芯片奈奎斯特频率可变增益放大器电子工程放大器前端和后端电气工程带宽（计算）计算机科学运算放大器工程类电信操作系统
网址	https://doi.org/10.1109/icta60488.2023.10364305
DOI	10.1109/icta60488.2023.10364305 doi
其它	期刊：2021 IEEE International Conference on Integrated Circuits, Technologies and Applications (ICTA) 作者：Guoqing Wang; Zhao Zhang; Xinyu Shen; Zhaoyu Zhang; Jian Liu; et al 出版日期：2023-10-27
求助人	猎模人战忽官在 2025-04-25 01:20:07 发布自上海，悬赏 10 积分
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