Accelerating FPGA Prototyping through Predictive Model-Based HLS Design Space Exploration

现场可编程门阵列 仿真 专用集成电路 计算机科学 设计空间探索 高级合成 嵌入式系统 超大规模集成 FPGA原型 计算机体系结构 上市时间 快速成型 过程(计算) 地点和路线 工程类 程序设计语言 经济 机械工程 经济增长
作者
Shuangnan Liu,Francis C. M. Lau,Benjamin Carrión Schäfer
标识
DOI:10.1145/3316781.3317754
摘要

One of the advantages of High-Level Synthesis (HLS), also called C-based VLSI-design, over traditional RT-level VLSI design flows, is that multiple micro-architectures of unique area vs. performance can be automatically generated by setting different synthesis options, typically in the form of synthesis directives specified as pragmas in the source code. This design space exploration (DSE) is very time-consuming and can easily take multiple days for complex designs. At the same time, and because of the complexity in designing large ASICs, verification teams now routinely make use of emulation and prototyping to test the circuit before the silicon is taped out. This also allows the embedded software designers to start their work earlier in the design process and thus, further reducing the Turn-Around-Times (TAT). In this work, we present a method to automatically re-optimize ASIC designs specified as behavioral descriptions for HLS to FPGAs for emulation and prototyping, based on the observation that synthesis directives that lead to efficient micro-architectures for ASICs, do not directly translate into optimal micro-architectures in FPGAs. This implies that the HLS DSE process would have to be completely repeated for the target FPGA. To avoid this, this work presents a predictive model-based method that takes as inputs the results of an ASIC HLS DSE and automatically, without the need to re-explore the behavioral description, finds the Pareto-optimal micro-architectures for the target FPGA. Experimental results comparing our predictive-model based method vs. completely re-exploring the search space show that our proposed method works well.
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